全部作者：劉春茂第1作者單位：大連海事大學資訊工程學院論文摘要：高效能的通訊質量要求高穩定性和高精度的時鐘，然而在傳輸過程中不可避免會出現時鐘的抖動。這些抖動就給傳輸帶來的偏差，因此，對於時鐘的恢復是非常有必要的。基於Virtex系列FPGA，設計了用於時鐘資料恢復的'模電路，經驗證該設計電路能有效的恢復輸入的時鐘資料訊號。關鍵詞：時鐘資料恢復；數字時鐘管理器；延遲鎖定環；亞穩態 (瀏覽全文)發表日期：2007年10月10日同行評議：
時鐘控制是現代資訊系統中的1個重要問題。論文給出了1種基於Virtex-Ⅱ的時鐘資料恢復電路的設計方案，得到了模擬結果和最大回復傳輸速率的限制。論文研究結果對適合系統具有借鑑意義。建議論文和具體系統結合，得到系統性能改善結果的結論。
