IC設計基礎電子招聘筆試題
1、我們公司的產品是積體電路，請描述一下你對積體電路的認識，列舉一些與積體電路相關的內容(如講清楚模擬、數字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念)。(仕蘭微面試題目)
2、FPGA和ASIC的概念，他們的區別。(未知)
答案：FPGA是可程式ASIC。
ASIC:專用積體電路，它是面向專門用途的電路，專門為一個使用者設計和製造的。根據一個使用者的特定要求，能以低研製成本，短、交貨週期供貨的全定製，半定製積體電路。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發週期短、設計製造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時線上檢驗等優點
3、什麼叫做OTP片、掩膜片，兩者的區別何在?(仕蘭微面試題目)
4、你知道的'積體電路設計的表達方式有哪幾種?(仕蘭微面試題目)
5、描述你對積體電路設計流程的認識。(仕蘭微面試題目)
6、簡述FPGA等可程式邏輯器件設計流程。(仕蘭微面試題目)
7、IC設計前端到後端的流程和eda工具。(未知)
8、從RTL synthesis到tape out之間的設計flow,並列出其中各步使用的tool.(未知)
9、Asic的design flow。(威盛VIA 2003.11.06 上海筆試試題)
10、寫出asic前期設計的流程和相應的工具。(威盛)
11、積體電路前段設計流程，寫出相關的工具。(揚智電子筆試)
先介紹下IC開發流程：
1.)程式碼輸入(design input)
用vhdl或者是verilog語言來完成器件的功能描述，生成hdl程式碼語言輸入工具：SUMMIT VISUALHDL MENTOR RENIOR
圖形輸入: composer(cadence);viewlogic (viewdraw)
2.)電路模擬(circuit simulation)
將vhd程式碼進行先前邏輯模擬，驗證功能描述是否正確
數位電路模擬工具：
Verolog： CADENCE Verolig-XL
SYNOPSYS VCS
MENTOR Modle-sim
VHDL : CADENCE NC-vhdl
SYNOPSYS VSS
MENTOR Modle-sim
類比電路模擬工具：
AVANTI HSpice pspice，spectre micro microwave: eesoft : hp
3.)邏輯綜合(synthesis tools)
邏輯綜合工具可以將設計思想vhd程式碼轉化成對應一定工藝手段的門級電路;將初級模擬中所沒有考慮的門沿(gates delay)反標到生成的門級網表中,返回電路模擬階段進行再模擬。最終模擬結果生成的網表稱為物理網表。
12、請簡述一下設計後端的整個流程?(仕蘭微面試題目)
13、是否接觸過自動佈局佈線?請說出一兩種工具軟體。自動佈局佈線需要哪些基本元素?(仕蘭微面試題目)
14、描述你對積體電路工藝的認識。(仕蘭微面試題目)
15、列舉幾種積體電路典型工藝。工藝上常提到0.25,0.18指的是什麼?(仕蘭微面試題目)
16、請描述一下國內的工藝現狀。(仕蘭微面試題目)
17、半導體工藝中，摻雜有哪幾種方式?(仕蘭微面試題目)
18、描述CMOS電路中閂鎖效應產生的過程及最後的結果?(仕蘭微面試題目)
19、解釋latch-up現象和Antenna effect和其預防措施.(未知)
20、什麼叫Latchup?(科廣試題)
21、什麼叫窄溝效應? (科廣試題)
22、什麼是NMOS、PMOS、CMOS?什麼是增強型、耗盡型?什麼是PNP、NPN?他們有什麼差別?(仕蘭微面試題目)
23、矽柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連線有什麼要求?(仕蘭微面試題目)
24、畫出CMOS電晶體的CROSS-OVER圖(應該是縱剖面圖)，給出所有可能的傳輸特性和轉移特性。(Infineon筆試試題)
25、以interver為例,寫出N阱CMOS的process流程,並畫出剖面圖。(科廣試題)
26、Please explain how we describe the resistance in semiconductor. Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.(威盛筆試題circuit design-beijing-03.11.09)
27、說明mos一半工作在什麼區。(凹凸的題目和麵試)
28、畫p-bulk 的nmos截面圖。(凹凸的題目和麵試)
29、寫schematic note(?)， 越多越好。(凹凸的題目和麵試)
30、寄生效應在ic設計中怎樣加以克服和利用。(未知)
31、太底層的MOS管物理特性感覺一般不大會作為筆試面試題，因為全是微電子物理，公式推導太羅索，除非面試出題的是個老學究。IC設計的話需要熟悉的軟體: Cadence,
Synopsys, Avant，UNIX當然也要大概會操作。
32、unix 命令cp -r, rm,uname。(揚智電子筆試)